รายละเอียด - ระบบฐานข้อมูลวิทยานิพนธ์ไทย : ศูนย์บริการความรู้ทางวิทยาศาสตร์และเทคโนโลยี (STKS)

รายละเอียดวิทยานิพนธ์
ชื่อวิทยานิพนธ์	การออกแบบวงจรตอบรับที่ไร้อุปกรณ์ชนิดซีสำหรับวงจรเชิงผสมแบบอสมวารที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้ A DESIGN OF A C-ELEMENT FREE ACKNOWLEDGEMENT CIRCUIT FORSCALABLE-DELAY-INSENSITIVE ASYNCHRONOUS COMBINATIONAL CIRCUITS
ชื่อนิสิต	รัชดา นุตจรัส Raschada Nootjarat
ชื่ออาจารย์ที่ปรึกษา	ดร อาทิตย์ ทองทักษ์ Arthit Thongtak Ph D
ชื่อสถาบัน	จุฬาลงกรณ์มหาวิทยาลัย. บัณฑิตวิทยาลัย Chulalongkorn University. Bangkok. (Thailand). Graduate School.
ระดับปริญญาและรายละเอียดสาขาวิชา	วิทยานิพนธ์มหาบัณฑิต. วิศวกรรมศาสตร์ (วิศวกรรมคอมพิวเตอร์) Master. Engineering (Computer Engineering)
ปีที่จบการศึกษา	2542
บทคัดย่อ(ไทย)	วิทยานิพนธ์ฉบับนี้เสนอการออกแบบวงจรเชิงผสมแบบอสมวารที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้ ในการออกแบบได้แบ่งวงจรเชิงผสมเป็นสองส่วน คือ ส่วนวงจรรางคู่ซึ่งทำหน้าที่ทำงานฟังก์ชันตรรกะและส่วนวงจรตอบรับซึ่งทำหน้าที่ตรวจสอบการสิ้นสุดการเปลี่ยนระดับสัญญาณในทั้งสองส่วนวงจร ส่วนวงจรรางคู่ได้ใช้การเข้ารหัสรางคู่และมีการออกแบบสองแนวทาง คือการออกแบบโดยใช้ตรรกะรางคู่ที่ไร้ตัวผกผันและการออกแบบโดยใช้แผนภาพตัดสินใจแบบทวิภาคชนิดมีการลดทอนอันดับ ส่วนวงจรตอบรับออกแบบโดยใช้การวิเคราะห์ลักษณะการส่งผ่านระดับสัญญาณในวงจรรางคู่และการวิเคราะห์ความแปรปรวนความหน่วง เพื่อหลีกเลี่ยงการใช้อุปกรณ์ชนิดซีซึ่งทำให้วงจรที่ได้มีขนาดใหญ่และใช้เวลาในการทำงานมาก การออกแบบได้แบ่งเป็นสองแนวทาง คือการออกแบบโดยใช้เกตออร์และการออกแบบโดยใช้บัฟเฟอร์ ทำให้ได้วงจรที่สามารถทนต่ออัตราส่วนความแปรปรวนความหน่วงสูงสุดที่ต้องการ ในการเปรียบเทียบประสิทธิภาพการทำงานของวงจรที่ออกแบบกับวงจรเชิงผสมแบบอสมวารที่ไม่ไวต่อความหน่วงชนิดเสมือน งานวิจัยนี้เสนอวิธีวัดอัตราส่วนความแปรปรวนความหน่วงสูงสุดของวงจรที่ไม่ไวต่อความหน่วงชนิดเสมือน และเสนอวิธีการจำลองการทำงานเพื่อทดสอบวงจรทั้งในสภาพการทำงานที่ไม่มีความแปรปรวนความหน่วงและในสภาพการทำงานที่มีความแปรปรวนความหน่วงสูงสุดจากผลการทดลองสรุปได้ว่าวงจรที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้ตามวิธีที่เสนอมีค่าใช้จ่ายน้อยกว่าและใช้เวลาในการทำงานน้อยกว่าวงจรที่ไม่ไวต่อความหน่วงชนิดเสมือน วงจรที่ออกแบบในภาวะแวดล้อมรับเข้าส่งออกสามารถทนต่อความแปรปรวนความหน่วงได้สูงกว่าวงจรที่ออกแบบในภาวะแวดล้อมมูลฐาน และการกำหนดอัตราส่วนความแปรปรวนความหน่วงสูงสุดมีผลเทียบได้กับการเลือกแบบจำลองการทำงานสิ่งแวดล้อมและแบบจำลองความหน่วงในการออกแบบวงจร
บทคัดย่อ(English)	This thesis proposes a method to design the Scalable-Delay-lnsensitive (SDI)asynchronous combinational circuits. Asynchronous circuits are firstly divided intotwo circuit parts: dual-rail circuit and acknowledgement circuit. The dual-railcircuit processes the logical function, then the acknowledgement circuit verifies thestability of the whole circuit. With 2-rail encoding, the dual-rail circuit can bedesigned with the Inverter-free 2-rail logic implementation and Reduced-Ordered BinaryDecision Diagram (ROBDD) implementation while the acknowledgement circuit is designedfrom the analysis of signal propagation and the analysis of delay variation. To avoidusing a C-element that enlarges the circuit, OR gates and buffers are used. Thus, thecircuit can tolerate the maximum delay variation ratio. To compare the performance between the designed circuits and theQuasi-Delay Insensitive (QDI) asynchronous combinational circuits, this research notonly presents a method to measure the maximum delay variation ratio of the QDIcircuits but also introduces a method to simulate the circuit operations with themaximum delay variation ratio and without the delay variation. From the experimentalresults, the SDI circuits have a lower hardware cost and perform faster than the QDI.The circuits in the input-output mode environment are better tolerant than in thefundamental mode. Eventually, the specification of the maximum delay variation ratioequals to the selections of environment operation models and the delay models of thecircuit.
ภาษาที่ใช้เขียนวิทยานิพนธ์
จำนวนหน้าของวิทยานิพนธ์	154 P.
ISBN	974-332-821-1
สถานที่จัดเก็บวิทยานิพนธ์
คำสำคัญ	ASYNCHRONOUS CIRCUIT, ACKNOWLEDGEMENT CIRCUIT, DELAY MODEL, SCALABLE-DELAY-INSENSITIVE (SDI), TIMING RELIABILITY, DELAY APPROXIMATION, DELAY VARIATION
วิทยานิพนธ์ที่เกี่ยวข้อง	การทวนสอบวงจรอสมวารแบบควอไซด์ดีเลย์อินเซนซิทีฟโดยซิกแนลทรานสิชันกราฟ VERIFICATION OF QUASI-DELAY-INSENSITIVE ASYNCHRONOUS CIRCUITS BY THE SIGNALTRANSITION GRAPH การออกแบบไมโครโปรเซสเซอร์ 8 บิต ที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้โดยใช้เอฟพีจีเอ DESIGN OF 8-BIT SCALABLE-DELAY-INSENSITIVE MICROPROCESSOR USING FPGA การออกแบบวงจรตอบรับสำหรับวงจรเชิงผสมประเภทตรรกะไตรภาคชนิดบี DESIGN OF AN ACKNOWLEDGEMENT CIRCUIT FOR B-TERNARY LOGIC COMBINATIONAL CIRCUITS การทวนสอบวงจรอสมวารแบบควอไซดีเลย์อินเซนซิทีฟโดยพีชคณิตเชิงกระบวนการ A VERIFICATION OF QUASI-DELAY- INSENSITIVE ASYNCHRONOUS CIRCUITS BY THEPROCESS ALGEBRA การทดสอบข้อผิดพลาดของความหน่วงสำหรับวงจรเชิงผสมแบบอสมวารที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้โดยแผนภาพตัดสินใจแบบทวิภาค DELAY FAULT TESTING FOR SCALABLE-DELAY-INSENSITIVE ASYNCHRONOUSCOMBINATIONAL CIRCUITS BY BINARY DECISION DIAGRAM การออกแบบส่วนทดสอบแบบสแกนสำหรับวงจรไปป์ไลน์รหัสรางคู่แบบอสมวาร A DESIGN OF SCAN TESTING FOR ASYNCHRONOUS DUAL-RAIL PIPELINE CIRCUITS.